第1章 EDA技术概述__eol__1.1 EDA技术及发展__eol__1.2 EDA设计流程__eol__1.2.1 设计准备__eol__1.2.2 设计输入__eol__1.2.3 设计处理__eol__1.2.4 设计校验__eol__1.2.5 器件编程__eol__1.2.6 器件测试和设计验证__eol__1.3 硬件描述语言__eol__1.3.1 VHDL__eol__1.3.2 Verilog HDL__eol__1.3.3 AHDL__eol__1.4 可编程逻辑器件__eol__1.5 常用EDA工具__eol__1.5.1 设计输入编辑器__eol__1.5.2 仿真器__eol__1.5.3 HDL综合器__eol__1.5.4 适配器（布局布线器）__eol__1.5.5 下载器（编程器）__eol__本章小结__eol__思考题和习题1__eol__第2章 EDA工具软件的使用方法__eol__2.1 Quartus II软件的主界面__eol__2.2 Quartus II的图形编辑输入法__eol__2.2.1 编辑输入图形设计文件__eol__2.2.2 编译设计文件__eol__2.2.3 仿真设计文件__eol__2.2.4 编程下载设计文件__eol__2.3 Quartus II宏功能模块的 使用方法__eol__2.3.1 设计原理__eol__2.3.2 编辑输入顶层设计文件__eol__2.3.3 仿真顶层设计文件__eol__2.3.4 图形文件的转换__eol__2.4 嵌入式逻辑分析仪的使用方法__eol__2.4.1 打开SignalTap II编辑窗口__eol__2.4.2 调入节点信号__eol__2.4.3 参数设置__eol__2.4.4 文件存盘__eol__2.4.5 编译与下载__eol__2.4.6 运行分析__eol__2.5 嵌入式锁相环的设计方法__eol__2.5.1 嵌入式锁相环的设计__eol__2.5.2 嵌入式锁相环的仿真__eol__2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果__eol__2.6 设计优化__eol__2.6.1 面积与速度的优化__eol__2.6.2 时序约束与选项设置__eol__2.6.3 Fitter设置__eol__2.7 Quartus II的RTL阅读器__eol__本章小结__eol__思考题和习题2__eol__第3章 VHDL__eol__3.1 VHDL设计实体的基本结构__eol__3.1.1 库、程序包__eol__3.1.2 实体__eol__3.1.3 结构体__eol__3.1.4 配置__eol__3.1.5 基本逻辑器件的VHDL描述__eol__3.2 VHDL语言要素__eol__3.2.1 VHDL文字规则__eol__3.2.2 VHDL数据对象__eol__3.2.3 VHDL数据类型__eol__3.2.4 VHDL的预定义数据类型__eol__3.2.5 IEEE预定义的标准逻辑位和矢量__eol__3.2.6 用户自定义数据类型方式__eol__3.2.7 VHDL操作符__eol__3.2.8 VHDL的属性__eol__3.3 VHDL的顺序语句__eol__3.3.1 赋值语句__eol__3.3.2 流程控制语句__eol__3.3.3 WAIT语句__eol__3.3.4 ASSERT（断言）语句__eol__3.3.5 NULL（空操作）语句__eol__3.4 并行语句__eol__3.4.1 PROCESS（进程）语句__eol__3.4.2 块语句__eol__3.4.3 并行信号赋值语句__eol__3.4.4 子程序和并行过程调用语句__eol__3.4.5 元件例化（COMPONENT）语句__eol__3.4.6 生成语句__eol__3.5 VHDL的库和程序包__eol__3.5.1 VHDL库__eol__3.5.2 VHDL程序包__eol__3.6 VHDL设计流程__eol__3.6.1 编辑VHDL源程序__eol__3.6.2 设计8位计数显示译码电路顶层文件__eol__3.6.3 编译顶层设计文件__eol__3.6.4 仿真顶层设计文件__eol__3.6.5 下载顶层设计文件__eol__3.7 VHDL仿真__eol__3.7.1 VHDL仿真支持语句__eol__3.7.2 VHDL测试平台软件的设计__eol__本章小结__eol__思考题和习题3__eol__第4章 Verilog HDL__eol__4.1 Verilog HDL设计模块的基本结构__eol__4.1.1 模块端口定义__eol__4.1.2 模块内容__eol__4.2 Verilog HDL的词法__eol__4.2.1 空白符和注释__eol__4.2.2 常数__eol__4.2.3 字符串__eol__4.2.4 关键词__eol__4.2.5 标识符__eol__4.2.6 操作符__eol__4.2.7 Verilog HDL数据对象__eol__4.3 Verilog HDL的语句__eol__4.3.1 赋值语句__eol__4.3.2 条件语句__eol__4.3.3 循环语句__eol__4.3.4 结构声明语句__eol__4.3.5 语句的顺序执行与并行执行__eol__4.4 不同抽象级别的Verilog HDL模型__eol__4.4.1 Verilog HDL的门级描述__eol__4.4.2 Verilog HDL的行为级描述__eol__4.4.3 用结构描述实现电路系统设计__eol__4.5 Verilog HDL设计流程__eol__4.5.1 编辑Verilog HDL源程序__eol__4.5.2 设计BCD加法器电路顶层文件__eol__4.5.3 编译顶层设计文件__eol__4.5.4 仿真顶层设计文件__eol__4.5.5 下载顶层设计文件__eol__4.6 Verilog HDL仿真__eol__4.6.1 Verilog HDL仿真支持语句__eol__4.6.2 Verilog HDL测试平台软件的设计__eol__本章小结__eol__思考题和习题4__eol__第5章 常用EDA工具软件__eol__5.1 ModelSim__eol__5.1.1 ModelSim的图形用户交互方式__eol__5.1.2 ModelSim的交互命令方式__eol__5.1.3 ModelSim的批处理工作方式__eol__5.1.4 ModelSim与Quartus II的接口__eol__5.1.5 在Quartus II 13.0中使ModelSim仿真__eol__5.2 基于MATLAB/DSP Builder 的DSP模块设计__eol__5.2.1 设计原理__eol__5.2.2 建立MATLAB设计模型__eol__5.2.3 MATLAB模型仿真__eol__5.2.4 Signal Compiler使用方法__eol__5.2.5 使用ModelSim仿真__eol__5.2.6 DSP Builder的层次设计__eol__5.3 Qsys系统集成软件__eol__5.3.1 Qsys的硬件开发__eol__5.3.2 Qsys系统的编译与下载__eol__5.4 Nios II嵌入式系统开发软件__eol__5.4.1 Nios II的硬件开发__eol__5.4.2 生成Nios II硬件系统__eol__5.4.3 Nios II系统的调试__eol__5.4.4 Nios II的常用组件与编程__eol__5.4.5 基于Nios II的Qsys系统应用__eol__本章小结__eol__思考题和习题5__eol__第6章 可编程逻辑器件__eol__6.1 PLD的基本原理__eol__6.1.1 PLD的分类__eol__6.1.2 阵列型PLD__eol__6.1.3 现场可编程门阵列FPGA__eol__6.1.4 基于查找表（LUT）的结构__eol__6.2 PLD的设计技术__eol__6.2.1 PLD的设计方法__eol__6.2.2 在系统可编程技术__eol__6.2.3 边界扫描技术__eol__6.3 PLD的编程与配置__eol__6.3.1 CPLD的ISP方式编程__eol__6.3.2 使用PC的并口配置FPGA__eol__6.4 Altera公司的PLD系列产品简介__eol__6.4.1 Altera高端Stratix FPGA系列__eol__6.4.2 Altera中端FPGA的Arria系列__eol__6.4.3 Altera低成本FPGA的Cyclone系列__eol__6.4.4 Altera SoC FPGA系列__eol__6.4.5 Altera低成本MAX系列__eol__6.4.6 Altera硬件拷贝HardCopy ASIC系列__eol__本章小结__eol__思考题和