第一部分 Verilog基础知识__eol__第1章 Verilog HDL数字设计综述 2__eol__1.1 数字电路CAD技术的发展历史 2__eol__1.2 硬件描述语言的出现 2__eol__1.3 典型设计流程 3__eol__1.4 硬件描述语言的意义 4__eol__1.5 Verilog HDL的优点 5__eol__1.6 硬件描述语言的发展趋势 6__eol__第2章 层次建模的概念 7__eol__2.1 设计方法学 7__eol__2.2 四位脉动进位计数器 8__eol__2.3 模块 9__eol__2.4 模块实例 10__eol__2.5 逻辑仿真的构成 11__eol__2.6 举例 12__eol__2.7 小结 15__eol__2.8 习题 15__eol__第3章 基本概念 16__eol__3.1 词法约定 16__eol__3.2 数据类型 19__eol__3.3 系统任务和编译指令 24__eol__3.4 小结 27__eol__3.5 习题 28__eol__第4章 模块和端口 29__eol__4.1 模块 29__eol__4.2 端口 31__eol__4.3 层次命名 36__eol__4.4 小结 37__eol__4.5 习题 37__eol__第5章 门级建模 38__eol__5.1 门的类型 38__eol__5.2 门延迟 48__eol__5.3 小结 52__eol__5.4 习题 53__eol__第6章 数据流建模 54__eol__6.1 连续赋值语句 54__eol__6.2 延迟 56__eol__6.3 表达式、操作符和操作数 57__eol__6.4 操作符类型 58__eol__6.5 举例 65__eol__6.6 小结 72__eol__6.7 习题 72__eol__第7章 行为级建模 74__eol__7.1 结构化过程语句 74__eol__7.2 过程赋值语句 77__eol__7.3 时序控制 81__eol__7.4 条件语句 85__eol__7.5 多路分支语句 86__eol__7.6 循环语句 89__eol__7.7 顺序块和并行块 92__eol__7.8 生成块 96__eol__7.9 举例 100__eol__7.10 小结 105__eol__7.11 习题 106__eol__第8章 任务和函数 109__eol__8.1 任务和函数的区别 109__eol__8.2 任务 110__eol__8.3 函数 114__eol__8.4 小结 118__eol__8.5 习题 119__eol__第9章 实用建模技术 120__eol__9.1 过程连续赋值 120__eol__9.2 改写（覆盖）参数 122__eol__9.3 条件编译和执行 124__eol__9.4 时间尺度 127__eol__9.5 常用的系统任务 128__eol__9.6 小结 135__eol__9.7 习题 135__eol__ 第二部分 Verilog高级主题 __eol__第10章 时序和延迟 140__eol__10.1 延迟模型的类型 140__eol__10.2 路径延迟建模 142__eol__10.3 时序检查 148__eol__10.4 延迟反标注 150__eol__10.5 小结 151__eol__10.6 习题 151__eol__第11章 开关级建模 153__eol__11.1 开关级建模元件 153__eol__11.2 举例 157__eol__11.3 小结 161__eol__11.4 习题 162__eol__第12章 用户自定义原语 163__eol__12.1 UDP的基础知识 163__eol__12.2 表示组合逻辑的UDP 165__eol__12.3 表示时序逻辑的UDP 170__eol__12.4 UDP表中的缩写符号 173__eol__12.5 UDP设计指南 174__eol__12.6 小结 175__eol__12.7 习题 175__eol__第13章 编程语言接口 177__eol__13.1 PLI的使用 179__eol__13.2 PLI任务的连接和调用 179__eol__13.3 内部数据表示 181__eol__13.4 PLI库子程序 182__eol__13.5 小结 192__eol__13.6 习题 193__eol__第14章 使用Verilog HDL进行逻辑综合 194__eol__14.1 什么是逻辑综合 194__eol__14.2 逻辑综合对数字设计行业的影响 196__eol__14.3 Verilog HDL综合 197__eol__14.4 逻辑综合流程 201__eol__14.5 门级网表的验证 207__eol__14.6 逻辑综合建模技巧 209__eol__14.7 时序电路综合举例 214__eol__14.8 小结 221__eol__14.9 习题 221__eol__第15章 高级验证技术 223__eol__15.1 传统的验证流程 223__eol__15.2 断言检查 230__eol__15.3 形式化验证 231__eol__15.4 小结 234 __eol__第三部分 附 录 __eol__附录A 强度建模和高级线网类型定义 236__eol__附录B PLI子程序清单 239__eol__附录C 关键字、系统任务和编译指令 255__eol__附录D 形式化语法定义 257__eol__附录E Verilog有关问题解答 285__eol__附录F Verilog举例 287__eol__参考文献 297__eol__译者后记 298